1948506C8，1948506C8

1948506C8 
Flash-ADC內含一列并聯比較器，一列由電阻分壓器產生的電平作為相應的比較器的基準電壓。被轉換的模擬電壓信號同時加到全部比較器上，各比較器的輸出經編碼后作為ADC的輸出，如圖2.12所示。
 
一個分辨率為N（bit）的Flash-ADC含有2N個精密電阻，2N?1個高速比較器；分辨率每增加1bit，需要增加2N個精密電阻和2N個高速比較器，這會大大增加集成的復雜度和器件功耗。因此一般Flash-ADC的分辨率無法達到很高。
 
串狀DAC是實現Flash-ADC的逆操作，因使用電阻串來構造參考電壓而得名，在有的書中也被稱為開爾文分配器。串狀DAC依靠待轉換數據來控制一組開關，以產生合適的電流通過精密電阻，從而產生合適的模擬信號電壓。
 
并行結構只需要一級模擬電路，因此具有設計簡單，轉換時間短，速度快的優點，在所有可能的結構中提供快的數據轉換。在分辨率要求較低的情況下，Flash-ADC和串狀DAC兩種結構都容易采用超大規模集成電路（VLSI）進行設計。然而，由于比較器（或開關）和精密電阻的數量隨著轉換器的分辨率呈指數增長，Flash-ADC和串狀DAC的芯片面積和功耗也隨之呈指數增長。
 
分段結構
 
分段結構的數據轉換器的思想是把輸入信號分成MSB和LSB兩個分量，之后兩個分量通過各自所對應的數據轉換器進行處理，后將處理的結果組合起來形成輸出信號。其中MSB分量反映了輸入信號相對較大的幅度增量，而LSB反映了在MSB上所疊加的較小的幅度變化。對于數字信號而言，MSB代表了高位比特，而LSB代表了低位比特。
 
而軟件無線電所生成的數字信號也需要變換成模擬信號才能進行射頻放大輸出。這一切都是通過A/D轉換器（ADC）和D/A轉換器（DAC）來實現的。
 
與傳統無線電不同，軟件無線電要求盡可能地以數字形式處理無線信號，因此必須將A/D和D/A轉換器盡可能地向天線端推移，這就對A/D和D/A轉換器的性能提出了更高的要求。主要體現在兩個方面。
 
（1）采樣速率。依據采樣定理，A/D轉換器的抽樣頻率應大于（為被采樣信號的帶寬）。在實際中，由于A/D轉換器件的非線性、量化噪聲、失真及接收機噪聲等因素的影響，一般選取。
 
（2）分辨率。采樣值的位數的選取需要滿足一定的動態范圍及數字部分處理精度的要求，一般分辨率80dB的動態范圍要求下不能低于12位。

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